时序逻辑电路（Sequential Circuit）¶

简介¶

组合逻辑电路中有两件事情我们没有涉及：

引入记忆存储器（存储状态，就是 0/1 ），成为时序逻辑电路。

组合电路的作用：根据（存储器存储的）组合电路目前的状态，确定组合电路下一个时间的（将要存储的）状态，和核心的输出。

触发器（Trigger）：存储一个二进制 bit ，利用门电路。

利用正反馈来实现存储。例如：两个反向器正反相连；输入和输出一样。如果你问我输出是什么？那我得知道刚才的输入是什么。

根据电压曲线的交，因此输出必然是出现在 0/1 （中间的交点是不稳定的）。即使外界没有输入，放进去一个 0 就会是 0 ，放进去一个 1 就会是 1 。

图。

RD 是 Reset Direct，SD 是 Set Direct

RD = 1 --> Q = 0

SD = 1 --> Q' = 0

它们回复到 0 的时候，仍然可以保留电路的输出。

SD 和 RD 不应当均为 1，这是矛盾的。

注：回环的逻辑电路只能在锁存器内部出现！

真值表：输入包括 Q，输出则用下一时刻的 Q* 来表示。SD RD 同为 1 的话是一个混乱、矛盾的状态。

因为同时撤离的时候，结果就不定了（两个信号出现了竞争状态，谁跑的快就是谁）。

在任何时刻，输入都可以直接改变输出的状态。

这条可以，也需要控制。

画波形图的时候，假设初始的输出是 0 。

组合逻辑电路的竞争冒险现象可能会出现毛刺，从而不可逆地改变我们的存储的数据。

引入 CLK 信号——输入控制门。

如果 CLK = 0 ，那么锁存器处在保持状态，那么就不会让 S、R 的改变影响存储的状态。

如果 CLK = 1 （高电平），就变成普通的 SR 锁存器

（在框里面）控制：C1，被控制 1S，1R。

没有圈：高电平触发；有圈：低电平触发。

错误的输入的时候，像上面一样，仍然会导致混乱的输出。

在 CLK = 1 的时刻，输入都可以改变输出的状态。

在 CLK = 1 之间，Q 和 Q' 可以可以多次翻转。

再引入 S'D 和 R'D，直接控制锁存器，不需要与 CLK 同步。

（框图里面）S 和 R